Cadence OrCAD

软件 Cadence OrCAD 是电子（印刷电路板和电子电路）自动化设计的一系列系统。 CAD包的结构 的OrCAD 包括编辑原理图，管理Active Parts库，模拟数字建模，参数优化，与MATLAB环境交互，编辑PCB拓扑，自动和交互式跟踪，信号完整性分析和交叉失真的解决方案。 到新版本 OrCAD 16.6 增加了印刷电路板设计的特点和方法以及电子电路的建模。 OrCAD 16.6的一个关键特性是在电路级别包含信号完整性分析的新设计流程的实现。当高速数字电路建模时，该流程提供了更高水平的自动化。 Cadence OrCAD的组件：

• Capture是一个图形原理图编辑器。
• Capture CIS是具有组件数据库管理工具的图形原理图编辑器。
• PSpice A / D是用于模拟模拟和混合模拟数字设备的程序，数据从PSpice Schematics和OrCAD Capture传输到两者。
• PSpice AA是参数优化的解决方案。
• PSpice SLPS Option是具有MATLAB软件包的通讯模块。
• SPECCTRA - 用于从Cadence OrCAD封装自动跟踪印刷电路板的程序。
• PCB编辑器 - 用于编辑印刷电路板拓扑的系统。
• Signal Explorer是用于分析信号完整性和电路板组件干扰的应用。

OrCAD Capture OrCAD Capture提供了一个直观的界面，具有快速解决机械设计问题所需的工具和功能。为了编辑复杂的项目，OrCAD Capture支持多页和分层通信。验证此类关系的强大工具可让您跟踪可能违反设计规则的行为。该系统与PCB编辑器PCB的编辑器和电路图操作的模拟数字仿真程序紧密相连 PSpice A / D 直接和反馈采用PCB编辑器捕获通过组件交叉分配和放置的机制，提供电路和PCB之间的数据同步，通过方案（ECO）的变化自动修改PCB，反之亦然，逻辑等效部分和组件引脚的重新排列，以及还可以自动更改组件的名称和名称。
OrCAD PSpice AD和高级分析 使用PSpice进行建模是一种快速，简单和可靠的执行电路计算的方法。在OrCAD PSpice的帮助下，可以创建方案，其中元素参数的分散被最大程度地优化，同时考虑到它们的公差，这不会太严格（这不会引起价格上涨）和足够的空闲（这不会增加拒收率）。这导致生产的盈利能力提高，原型设计阶段的减少，实验室研究所花费的时间减少，最终降低了生产成本，并提高了其在市场上的竞争力。
PSpice技术先进，在电气工程师的模拟，数字和混合模拟数字建模工具的生产中受到欢迎。使用PSpice，可以对从电源到高频系统和小芯片的各种电路进行建模。 OrCAD PCB编辑器 CadenceOrCAD PCB编辑器是OrCAD PCB Designer软件包的一部分，为设计印刷电路板的拓扑提供了广泛的可能性。结合直观界面和大量规则来指定设计约束，PCB编辑器允许您解决PCB设计工程师面临的许多任务，包括改进工艺设计。 OrCAD Signal Explorer Cadence OrCAD Signal Explorer是用于信号完整性前后分析分析的模块，结合了设计和建模环境之间的交互优势。 Signal Explorer产品与OrCAD PCB编辑器紧密相关。 Signal Explorer是一种可扩展的解决方案，可显着降低开发印刷电路板的成本。如果开发水平有所增长，Signal Explorer可以轻松更新Cadence Allegro PCB SI解决方案。 Signal Explorer模块可以大大加快工程师在设计高密度板时的工作，并减少错误的可能性。 OrCAD FPGA系统规划器 集成项目“PCB - FPGA”的解决方案，具有双向信息交换和自动跟踪FPGA和PCB上的信息变化。该产品实现了加载FPGA输出布置，符号生成以及印刷电路板电路设计的功能。 Cadence FPGA系统规划师 是用于创建基于FPGA的项目的强大工具，包括用于分配和优化输出的所有必要工具，在印刷电路板上提供使用FPGA的器件的高可追溯性。 FPGA系统规划师 通过端到端的系统级设计，自动路由和链路优化，大大减少了多个多输出FPGA复杂项目的调试时间，可靠地保护手动设计错误。 通过端到端的系统级设计，自动路由和链路优化，大大减少了多个多输出FPGA复杂项目的调试时间，可靠地保护手动设计错误。 通过端到端的系统级设计，自动路由和链路优化，大大减少了多个多输出FPGA复杂项目的调试时间，可靠地保护手动设计错误。 通过端到端的系统级设计，自动路由和链路优化，大大减少了多个多输出FPGA复杂项目的调试时间，可靠地保护手动设计错误。 通过端到端的系统级设计，自动路由和链路优化，大大减少了多个多输出FPGA复杂项目的调试时间，可靠地保护手动设计错误。 通过端到端的系统级设计，自动路由和链路优化，大大减少了多个多输出FPGA复杂项目的调试时间，可靠地保护手动设计错误。