Cadence OrCAD

New product

Programari Cadence OrCAD És una línia de sistemes per al disseny autom

More details

Programari Cadence OrCAD És una línia de sistemes per al disseny automàtic d'electrònica (circuits impresos i circuits electrònics). L'estructura del paquet CAD OrCAD Inclou solucions per a l'edició de diagrames esquemàtics, gestió de biblioteques de peces actives, modelatge analògic-digital, optimització paramètrica, interacció amb l'entorn MATLAB, edició de topologies de PCB, rastreig automàtic i interactiu, anàlisi de la integritat del senyal i distorsió creuada. A la nova versió OrCAD 16.6 S'han afegit característiques i enfocaments per al disseny de circuits impresos i la modelització de circuits electrònics. Una característica clau de OrCAD 16.6 és la implementació d'un nou flux de disseny amb la inclusió de l'anàlisi de la integritat del senyal al nivell del circuit. Aquest flux proporciona un major nivell d'automatització en la modelització de circuits digitals d'alta velocitat. Components de Cadence OrCAD:
  • Capture és un editor esquemàtic gràfic.
  • Captura CIS és un editor esquemàtic gràfic amb una eina de gestió de bases de dades de components.
  • PSpice A / D és un programa per a la simulació de dispositius analògics i digitals analògics i mixtos, les dades es transfereixen tant des de PSpice Schematics com des de OrCAD Capture.
  • PSpice AA és una solució per a l'optimització paramètrica.
  • L'opció PSpice SLPS és un mòdul de comunicació amb el paquet MATLAB.
  • SPECCTRA: programa per a seguiment automàtic de plaques de circuit imprès del paquet Cadence OrCAD.
  • Editor de PCB: un sistema per editar la topologia de les plaques de circuit imprès.
  • Signal Explorer és una aplicació per analitzar la integritat del senyal i la interferència dels components del tauler.
OrCAD Capture OrCAD Capture ofereix una interfície intuïtiva amb les eines i la funcionalitat necessàries per resoldre ràpidament els problemes del disseny mecànic. Per editar projectes complexos, OrCAD Capture suporta comunicacions multipals i jeràrquiques. Les potents eines per verificar aquestes relacions us permeten fer un seguiment de possibles infraccions de les regles de disseny. El sistema està estretament relacionat amb l'editor de PCB Editor PCB i el programa de simulació analògica-digital del funcionament dels diagrames de circuits PSpice A / D Captura directa i de comentaris amb l'Editor de PCB proporciona sincronització de dades entre el circuit i el PCB a través dels mecanismes d'assignació i col·locació de components, modificació automàtica de la PCB mitjançant canvis en l'esquema (ECO) i viceversa, reordenaments de seccions i resultats lògicament equivalents de components i També canvis automàtics de noms i denominacions de components.
OrCAD PSpice AD ​​i Advanced Analysis Simulació amb PSpice - de forma ràpida, fàcil i fiable per realitzar els esquemes de càlcul. Amb OrCAD PSpice possible crear circuits on el màxim paràmetres de dispersió d'elements optimitzat, d'acord amb les seves toleràncies que no serà massa rígida (això no provoca un augment en el preu) i relativament lliure (no augmentarà el percentatge de defectes). Això condueix a un augment de la rendibilitat de la producció, reducció de la fase de prototip que consumeix temps, una reducció en les proves de laboratori i en última instància a reduir els costos de producció i augmentar la seva competitivitat en el mercat.
Les tecnologies PSpice són avançades, populars en la producció d'eines de modelatge analògic-digital analògic, digital i mixt per a enginyers elèctrics. Mitjançant PSpice, és possible modelar una àmplia gamma de circuits: des de fonts d'alimentació fins a sistemes d'alta freqüència i xips petits. OrCAD PCB Editor CadenceOrCAD PCB Editor és part del paquet de programari OrCAD PCB Designer i ofereix àmplies possibilitats per dissenyar la topologia de les plaques de circuit imprès. En combinació amb una interfície intuïtiva i un gran conjunt de normes per especificar les limitacions de disseny, l'Editor de PCB us permet resoldre nombroses tasques a les quals s'enfronten els enginyers de disseny de PCB, inclosa la millora del disseny del procés. OrCAD Signal Explorer Cadence OrCAD Signal Explorer és un mòdul per a l'anàlisi previ i posterior a l'anàlisi de la integritat del senyal, que combina els beneficis de la interacció entre el disseny i l'entorn de modelització. producte Explorador de senyal està estretament relacionada amb l'editor de OrCAD PCB Editor de plaques de circuit imprès. Senyal Explorer - és una solució escalable que redueix significativament els costos de desenvolupament de la PCB. Si el nivell de desenvolupament s'elevarà, Signal Explorer es pot actualitzar fàcilment solucions Cadence Allegro PCB SI. El mòdul Signal Explorer pot accelerar significativament el treball dels enginyers en el disseny de taules d'alta densitat, i també reduir la probabilitat d'errors. OrCAD FPGA System Planner La solució per a projectes integrats "PCB - FPGA" amb intercanvi d'informació bidireccional i seguiment automàtic del canvi d'informació en FPGA i PCB. El producte implementa la funció de carregar l'arranjament de sortides FPGA, generació de símbols i la seva incorporació al disseny del circuit de la placa de circuit imprès. Cadence FPGA System Planner És una potent eina per a la creació de projectes basats en FPGA, que inclou totes les eines necessàries per assignar i optimitzar els resultats, proporcionant una alta traçabilitat dels dispositius que utilitzen FPGA en plaques de circuit imprès. FPGA System Planner Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual. Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual. Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual. Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual. Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual. Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.

Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.

Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual. Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual. Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual. Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual. Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.
Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual. Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.
Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual. Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.
Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.
  • Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.
  • Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.
  • Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.
  • Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.
  • Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.
  • Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.
  • Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.
  • Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.
Redueix significativament el temps de depuració de projectes complexos amb diverses FPGA de múltiples sortides a través del disseny de nivell de sistema de punta a punta, l'enrutament automàtic i l'optimització d'enllaços i la protecció fiable dels errors de disseny manual.