Cadence OrCAD

New product

Phần mềm Cadence OrCAD Là một hệ thống cho các thiết kế t

More details

Phần mềm Cadence OrCAD Là một hệ thống cho các thiết kế tự động của điện tử (bảng mạch in và mạch điện tử). Cấu trúc của gói CAD OrCAD Bao gồm các giải pháp để chỉnh sửa sơ đồ, quản lý các thư viện Active Parts, mô hình hóa kỹ thuật số tương tự, tối ưu hóa tham số, tương tác với môi trường MATLAB, chỉnh sửa cấu trúc PCB, dò tìm tự động và tương tác, phân tích toàn vẹn tín hiệu và xuyên chéo. Đến phiên bản mới OrCAD 16.6 Thêm tính năng và cách tiếp cận để thiết kế bảng mạch in và mô hình hóa các mạch điện tử. Một tính năng chính của OrCAD 16.6 là việc thực hiện một dòng chảy thiết kế mới với việc bao gồm các phân tích toàn vẹn tín hiệu ở mức mạch. Dòng chảy này cung cấp mức độ tự động hóa cao hơn khi mô hình hoá các mạch số tốc độ cao. Thành phần của Cadence OrCAD:
  • Capture là một trình soạn thảo đồ hoạ đồ họa.
  • Capture CIS là một trình soạn thảo sơ đồ mạch với một công cụ quản lý cơ sở dữ liệu thành phần.
  • PSpice A / D là một chương trình để mô phỏng các thiết bị analog-to-digital tương tự và hỗn hợp, dữ liệu được chuyển đến từ PSpice Schematics và từ OrCAD Capture.
  • PSpice AA là một giải pháp để tối ưu hóa tham số.
  • PSpice SLPS Option là một module truyền thông với gói MATLAB.
  • SPECCTRA - chương trình dò ​​tìm tự động các bảng mạch in từ gói Cadence OrCAD.
  • PCB Editor - một hệ thống để chỉnh sửa các topo của bảng mạch in.
  • Signal Explorer là một ứng dụng để phân tích tính toàn vẹn của tín hiệu và sự can thiệp của các thành phần trong bảng.
OrCAD Capture OrCAD Capture cung cấp một giao diện trực quan với các công cụ và chức năng cần thiết để nhanh chóng giải quyết các vấn đề về thiết kế cơ khí. Để chỉnh sửa các dự án phức tạp, OrCAD Capture hỗ trợ truyền thông nhiều trang và có thứ bậc. Các công cụ mạnh mẽ để xác minh các mối quan hệ như vậy cho phép bạn theo dõi những vi phạm có thể xảy ra trong các quy tắc thiết kế. Hệ thống này được kết nối chặt chẽ với trình biên tập PCB Editor PCB và chương trình mô phỏng kỹ thuật số tương tự về hoạt động của sơ đồ mạch PSpice A / D Trực tiếp và phản hồi Chụp với PCB Editor cung cấp đồng bộ hóa dữ liệu giữa mạch và PCB thông qua các cơ chế phân bổ chéo và bố trí các thành phần, tự động sửa đổi PCB bằng cách thay đổi sơ đồ (ECO) và ngược lại, sắp xếp lại các phần tương đương hợp lý và các đầu ra của các thành phần, Cũng tự động thay đổi tên và chỉ định các thành phần.
OrCAD PSpice AD ​​và Phân tích Nâng cao Mô phỏng với PSpice - cách nhanh chóng, dễ dàng và đáng tin cậy để thực hiện các chương trình tính toán. Với OrCAD PSpice có thể tạo ra các mạch nơi tối đa tối ưu hóa các thông số phân tán của các yếu tố, theo dung sai của họ mà sẽ không quá cứng nhắc (điều này không gây tăng giá) và tương đối tự do (nó sẽ không làm tăng tỷ lệ dị tật bẩm). Điều này dẫn đến sự gia tăng lợi nhuận của sản xuất, giảm của giai đoạn tạo mẫu tốn nhiều thời gian, giảm các cuộc thử nghiệm trong phòng thí nghiệm và cuối cùng là để giảm chi phí sản xuất và tăng sức cạnh tranh trên thị trường.
Các công nghệ PSpice được cải tiến, phổ biến trong sản xuất các công cụ mô hình kỹ thuật số tương tự, số và hỗn hợp cho các kỹ sư điện. Sử dụng PSpice, có thể mô hình một loạt các mạch - từ nguồn điện đến các hệ thống tần số cao và các chip nhỏ. OrCAD PCB Editor CadenceOrCAD PCB Editor là một phần của gói phần mềm OrCAD PCB Designer và cung cấp các khả năng mở rộng cho việc thiết kế topo các bảng mạch in. PCB Editor cho phép bạn giải quyết nhiều công việc mà các kỹ sư thiết kế PCB phải đối mặt, bao gồm cả việc cải tiến thiết kế quy trình. OrCAD Signal Explorer Cadence OrCAD Signal Explorer là một mô-đun cho phân tích trước và sau phân tích về tính toàn vẹn tín hiệu, kết hợp các lợi ích của sự tương tác giữa môi trường thiết kế và mô hình hóa. Sản phẩm Signal Explorer có liên quan chặt chẽ với OrCAD PCB Editor. Signal Explorer là một giải pháp có thể mở rộng đáng kể làm giảm chi phí phát triển một bảng mạch in. Nếu mức độ phát triển tăng lên, thì Signal Explorer có thể dễ dàng cập nhật các giải pháp Cadence Allegro PCB SI. Module Signal Explorer có thể làm tăng đáng kể công việc của các kỹ sư trong việc thiết kế bảng mật độ cao, đồng thời giảm khả năng xảy ra lỗi. OrCAD FPGA Hệ thống Kế hoạch Giải pháp cho các dự án tích hợp "PCB - FPGA" với trao đổi thông tin hai chiều và theo dõi tự động thay đổi thông tin trong FPGA và trên PCB. Sản phẩm thực hiện chức năng tải sắp xếp các đầu ra FPGA, tạo ra các ký hiệu và bổ sung của họ vào việc thiết kế mạch của bảng mạch in. Cadner FPGA Hệ thống lập kế hoạch Là một công cụ mạnh để tạo các dự án dựa trên FPGA, trong đó bao gồm tất cả các công cụ cần thiết để phân bổ và tối ưu hóa đầu ra, cung cấp tính truy xuất cao của các thiết bị sử dụng FPGA trên bo mạch in. Lập kế hoạch Hệ thống FPGA Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công. Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công. Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công. Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công. Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công. Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.

Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.

Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công. Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công. Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công. Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công. Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.
Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công. Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.
Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công. Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.
Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.
  • Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.
  • Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.
  • Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.
  • Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.
  • Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.
  • Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.
  • Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.
  • Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.
Giảm đáng kể thời gian gỡ lỗi của các dự án phức tạp với một số FPGA đa đầu ra thông qua thiết kế cấp cuối cùng, tự động định tuyến và tối ưu hóa liên kết, và bảo vệ đáng tin cậy từ các lỗi thiết kế thủ công.